디지털 계층 구조

Plesiochronous digital hierarchy

PDH(Plesiochynchronous digital structure, PDH)는 광섬유 및 마이크로파 라디오 시스템 등 디지털 전송장비를 통해 대량의 데이터를 전송하기 위해 통신망에 사용되는 기술이다.[1] presiochynchronous라는 용어는 그리스의 plsios에서 유래한 말로, 시간, 시간, 그리고 PDH 네트워크는 네트워크의 서로 다른 부분이 거의, 그러나 아주 완벽하지는 않지만 동기화된 상태에서 실행된다는 사실을 가리킨다.

백본 전송 네트워크는 새천년(2000년)을 전후하여 10년 동안 동기식 디지털 계층 구조(SDH) 또는 동기식 광네트워크(SONET) 장비로 PDH 네트워크를 대체했는데,[2] 이 장비들은 유동 페이로드로 PDH 네트워크 기술의 보다 엄격한 타이밍 요건을 완화했다. 북미의 비용은 1998년 한 해에만 45억 달러,[2] 171페이지였다.

PDH는 명목상 동일한 속도로 실행되는 데이터 스트림의 전송을 허용하지만, 공칭 속도를 중심으로 어느 정도 속도 변동을 허용한다. 유추에 따르면, 어떤 두 개의 시계도 명목상 같은 속도로 작동하고 있으며, 매 분마다 60초씩 시계를 맞춘다. 그러나 정확히 같은 속도로 달릴 수 있도록 시계 간에는 아무런 연계가 없으며, 한쪽이 다른 쪽보다 약간 더 빨리 달릴 가능성이 높다.

실행

데이터 속도는 데이터를 생성하는 장비의 클럭에 의해 제어된다. 2048 kbit/s의 ±50 ppm까지 (ITU-T 권장사항에[3] 따라) 변화할 수 있다. 즉, 서로 다른 데이터 스트림이 서로 약간 다른 속도로 실행될 수 있다(아마도 실행될 것이다).

공통 전송 매체를 통해 여러 데이터 스트림을 한 장소에서 다른 장소로 전송하기 위해, 그것들은 4인 1조로 다중화된다. 4개의 데이터 스트림 각각이 반드시 같은 속도로 실행되는 것은 아니기 때문에, 어느 정도의 보상이 도입되어야 한다. 일반적으로 멀티플렉서는 4개의 들어오는 2.048 Mbit/s 데이터 스트림에서 데이터를 가져와 버퍼 저장소를 통해 2.112 Mbit/s 스트림에 각각 공급하여 각 프레임에 일련의 고정된 간극을 남긴다.

따라서 데이터 속도는 2.112 Mbit/s x (프레임의 비트 수 – 간격 수)/(프레임의 비트 수)

이는 2.048Mbit/s + 50ppm보다 약간 크다. 추가 갭이 추가되면 2.048Mbit/s – 50ppm보다 약간 작다. 따라서 평균적으로 데이터 속도는 일부 프레임과 다른 프레임에 차이를 추가함으로써 들어오는 속도와 정확히 같게 만들 수 있다. 이 추가 간격은 프레임의 고정된 위치에 있으며 "안정 비트"라고 한다. 데이터가 포함되지 않은 경우(즉, 공백) "더핑"된다. 현재 4개의 데이터 스트림의 데이터는 2.112 Mbit/s의 4개의 데이터 스트림에 포함되어 있으며, 이는 동기식이며 쉽게 멀티플렉싱이 가능하여 스트림 #1에서 1비트를, 스트림 #2에서 1비트를, #3, #4에서 1비트를 추출하여 8.448 Mbit/s의 단일 스트림을 제공할 수 있다. 고정된 간격 중 일부는 디멀티플렉서가 각 프레임의 시작을 식별할 수 있는 동기화 단어를 수용하고, 다른 것들은 채워질 수 있는 비트가 채워졌는지 여부를 나타내는 각 스트림에 대한 제어 비트를 포함한다(즉, 데이터를 포함하는지 여부). 그런 다음 이전과 정확히 동일한 비트 전송률로 생성된 디멀티플렉서와 4개의 데이터 스트림에 의해 프로세스가 역전될 수 있다. 타이밍 불규칙성은 위상 잠금 루프를 사용하여 다림질된다.

이 계획은 충전 가능한 비트가 프레임의 고정 지점에 있으므로 충전 가능한 비트 시간 슬롯까지 기다려야 하기 때문에 필요한 즉시 충전된 비트를 추가할 수 없다. 이러한 기다림은 "대기 시간 지터"를 초래하며, 이는 임의로 주파수가 낮을 수 있으므로(즉, 0까지 낮음) 위상 잠금 루프의 필터링 효과로 완전히 제거할 수 없다. 최악의 주입 비율은 이론적으로 0.5비트의 지터를 제공하므로 이론적 최소 지터를 제공하기 위해 조심스럽게 주입 비율을 선택하기 때문에 2에서 1프레임일 수 있다. 그러나 실제 시스템에서는 입력 버퍼 저장소의 읽기 주소와 쓰기 주소를 비교함으로써 실제 투입 여부를 결정할 수 있어 결정 시 프레임 내 위치가 달라지고 저장소의 길이에 따라 두 번째 변수가 추가된다.

이 과정을 "펄스 정당화"라고 부르기도 하는데, 이는 인쇄에 있어서 "당분화"가 각 라인이 전체 열 너비를 차지하도록 간격을 더하고 있기 때문이다. 이 용어는 "......소재를 채우는 것"과 "소재를 채우기 위해 기다리는 것이 지터"가 기술적으로는 맞지만, 플론즘처럼 들리기 때문에 선호되었던 것으로 여겨진다.

4 × 8 Mbit/s를 합친 데다가 비트 스터핑과 프레임 정렬을 더하여 34 Mbit/s를 제공하는 유사한 기법이 사용된다. 4 × 34 Mbit/s, 140을 준다. 4 × 140은 565를 준다.

독립시계

통신망에서 독립형 클럭은 동기화에 사용되는 노드에 위치한 자유 작동 정밀 클럭이다.

노드 간 전송 지연의 변동을 수용하기 위해 설치된 가변 저장 버퍼는 전송을 제어하는 노달 시계 중 소시간(상) 이탈을 수용할 수 있을 정도로 크게 제작된다. 버퍼가 저장된 데이터의 일부 또는 전부를 비울 수 있도록 트래픽이 때때로 중단될 수 있다.[4]

참고 항목

참조

  1. ^ Valdar, Andy (2006). Understanding Telecommunications Networks. IET. p. 78. ISBN 9780863413629.
  2. ^ a b Cavendish, Dirceu (June 2000). "Evolution of Optical Transport Technologies: From SONET/SDH to WDM". IEEE Communications Magazine. 38 (6): 164–172. doi:10.1109/35.846090.
  3. ^ tsbmail. "G.703 : Physical/electrical characteristics of hierarchical digital interfaces". www.itu.int. Retrieved 2016-03-06.
  4. ^ Public Domain 이 문서에는 일반 서비스 관리 문서의 공용 도메인 자료가 포함되어 있다.