POWER3
POWER3 |
 POWER 3 마이크로프로세서 | |
| 일반 정보 | |
|---|---|
| 시작됨 | 1998 |
| 설계자 | IBM |
| 건축과 분류 | |
| 명령 집합 | 파워PC |
| 역사 | |
| 전임자 | POWER2 |
| 후계자 | POWER4 |
| POWER, PowerPC 및 Power ISA 아키텍처 |
|---|
| NXP(이전의 Freescale 및 Motorola) |
| IBM |
|
| IBM/닌텐도 |
| 기타 |
| 관련 링크 |
| 회색으로 취소됨, 이탤릭체로 기록됨 |
POWER3는 IBM이 설계하고 독점적으로 제조한 마이크로프로세서로, POWER2 버전의 POWER ISA에는 있지만 PowerPC ISA에는 없는 지침과 같은 ISA(당시)의 모든 선택적 지시사항을 포함하여, 64비트 버전의 파워PC 명령 집합 아키텍처(ISA)를 구현했다.1998년 10월 5일에 도입되어 고급 그래픽 워크스테이션인 RS/6000 43P 모델 260에 데뷔하였다.[1]POWER3는 원래 파워라고 불리기로 되어 있었다.PC 630이지만 이름을 바꾼 것은 아마도 서버 지향 POWER 프로세서를 소비자 지향적인 32비트 PowerPC와 차별화하기 위해서였을 것이다.POWER3는 POWER2의 P2SC 파생상품의 후속작이며, 오랫동안 지연되어 온 IBM의 POWER에서 PowerPC로의 전환을 완료한 것으로, 당초 1995년에 결론을 내릴 예정이었다.POWER3는 200 MHz의 IBM RS/6000 서버와 워크스테이션에서 사용되었다.DEC(Digital Equipment Corporation) 알파 21264, HP(Hewlett-Packard) PA-8500과 경쟁했다.
설명
POWER3는 파워를 기반으로 했다.PC 620, 이전 64비트 전원늦은 시간, 성능이 떨어지고 상업적으로 성공하지 못한 PC 구현.라이크 더 파워PC 620, POWER3에는 3개의 고정점 유닛이 있지만, 단일 부유점 유닛(FPU)을 2개의 부유점 퓨즈결합 곱셈-add 유닛으로 교체하고, 추가 부하 저장 유닛(총 2개)을 추가하여 부유점 성능을 향상시켰다.POWER3는 지시사항을 순서에 맞지 않게 실행한 슈퍼칼라 설계다.7단 정수관, 최소 8단 로드/스토어 파이프라인, 10단 부동 소수점 파이프라인을 갖추고 있다.
프런트 엔드는 가져오기 및 디코딩의 두 단계로 구성된다.1단계에서는 32KB 명령 캐시에서 8개의 명령을 가져와 12-엔트리 명령 버퍼에 배치했다.2단계에서는 명령 버퍼에서 네 가지 명령을 가져와서 해독하여 명령 대기열에 발급하였다.명령 문제에 대한 제한은 거의 없다: 두 정수 명령 대기열 중 한 가지 명령만 수락할 수 있고, 다른 하나는 부동 소수 명령 대기열처럼 최대 4개까지 수락할 수 있다.대기열에 미사용 항목이 충분하지 않으면 지시사항을 발행할 수 없다.프런트 엔드는 파이프라인이 짧아서 3사이클 분기의 오판 페널티가 작다.
3단계에서 실행 준비가 된 명령 대기열의 지침은 피연산자를 레지스터 파일에서 읽게 한다.범용 레지스터 파일에는 48개의 레지스터가 들어 있으며, 이 중 32개는 범용 레지스터, 16개는 레지스터 이름을 바꾸기 위한 레지스터 이름 변경이다.데이터를 제공하고 결과를 수신하는 데 필요한 포트 수를 줄이기 위해 범용 레지스터 파일을 복제하여, 첫 번째 복사본은 정수 실행 유닛 3개, 두 번째 복사본은 로드/스토어 유닛 2개를 지원한다.이 계획은 현대의 마이크로프로세서인 DEC Alpha 21264와 비슷했지만 POWER3의 높은 사이클 타임으로 인해 두 복사본을 동기화하는 데 추가 클럭 사이클이 필요하지 않았기 때문에 더 간단했다.부동 소수점 레지스터 파일에는 56개의 레지스터가 포함되며, 이 중 32개는 부동 소수점 레지스터, 24개의 레지스터 이름 변경 레지스터가 있다.파워와 비교PC 620은 더 많은 이름 변경 레지스터가 있어 더 많은 지시사항을 순서대로 실행할 수 있게 해 성능을 향상시켰다.
사형집행은 4단계에서 시작한다.명령 대기열은 실행부대로 최대 8개의 명령을 전송한다.정수 명령은 3개의 정수 실행 단위(IBM에 의해 "고정 지점 단위"라고 함)로 실행된다.두 단위는 동일하며 곱하기와 나누기를 제외한 모든 정수 명령을 실행한다.그들이 실행한 모든 지시사항은 1주기 지연 시간을 가진다.세 번째 단위는 명령을 곱하고 나눈다.이러한 지침은 파이프라인에 있지 않으며 다중 사이클 지연 시간을 가진다.64비트 곱셈은 9주기 지연 시간을 가지며 64비트 나누기는 37주기 지연 시간을 가진다.
부동 소수점 지침은 두 개의 부동 소수점 단위(FPU)로 실행된다.FPU는 곱셈-추가 융합이 가능하며, 여기서 곱셈과 덧셈이 동시에 수행된다.그러한 지침은 개별 추가 및 곱셈과 함께 4주기 지연 시간을 갖는다.분할 및 제곱근 지침은 동일한 FPU에서 실행되지만 전문 하드웨어의 지원을 받는다.단일정밀(32비트) 분할과 제곱근 지시에는 14주기 지연이 있는 반면 이중정밀(64비트) 분할 및 제곱근 지시에는 각각 18주기, 22주기 지연이 있다.
실행이 완료된 후 명령이 실행되기 전에 버퍼로 보관되어 소프트웨어에 표시되도록 한다.정수 지시의 경우 5단계, 부동 소수점의 경우 8단계에서 실행이 완료된다.커밋은 정수의 경우 6단계, 부동소의 경우 9단계에서 발생한다.쓰기백은 커밋 후 단계에서 발생한다.POWER3는 사이클당 최대 4개의 지침을 폐기할 수 있다.
더 파워PC 620 데이터 캐시는 기술 및 과학 애플리케이션에 최적화되었다.캐쉬 적중률을 개선하기 위해 용량이 64KB로 2배 증가했고, 캐쉬는 8개의 은행을 인터리빙하여 구현했으며, 부하 2개 또는 스토어 2개를 특정 경우에 한 사이클로 수행할 수 있도록 했으며, 라인 크기는 128바이트로 늘어났다.L2 캐시 버스는 캐시 라인 크기가 더 큰 것을 보상하고 캐시 리필의 4주기 지연 시간을 유지하기 위해 폭이 두 배인 256비트를 기록했다.
POWER3에는 270mm2 다이 위에 1,500만 개의 트랜지스터가 있었다.0.25μm 피쳐 크기와 0.35μm 금속 층이 혼합된 보완 금속-산화물-반도체 공정인 IBM의 CMOS-6S2 공정에서 제작되었다.이 공정에는 5개의 알루미늄 층이 있다.P2SC와 동일한 1,088 컬럼의 세라믹 칼럼 격자 배열로 포장되었지만 핀이 다르게 튀어나왔다.
POWER3-II
POWER3-II는 클럭 주파수를 450 MHz로 증가시킨 개선된 POWER3이었다.그것은 2,300만 개의 트랜지스터를 포함하고 있으며 170mm로2 측정되었다.그것은 6개의 구리 상호연결 수준을 가진 0.22 μm CMOS 공정인 IBM CMOS7S 공정에서 제작되었다.2001년 POWER4에 의해 계승되었다.
참고 항목
메모들
- ^ 새로운 IBM POWER3 칩.
참조
- Papermaster, M.; Dinkjian, R.; Mayfield, M.; et al. (1998). "POWER3: Next Generation 64-bit PowerPC Processor Design". IBM Corp.
{{cite journal}}:Cite 저널은 필요로 한다.journal=(도움말) - Anderson, S.; Bell, R.; Hague, J.; et al. (1998). "RS/6000 Scientific and Technical Computing: POWER3 Introduction and Tuning Guide" (PDF). IBM Corp. Archived from the original (PDF) on 2006-07-21.
{{cite journal}}: Cite 저널 요구 (도움말) - POWER1, POWER2, POWER3에 대한 더 많은 정보 제공 - O'Connell, F. P.; White, S. W. (2000년 11월 6일)"POWER3: 차세대 PowerPC 프로세서"IBM Journal of Research and Development, Volume 44, Number 6.
- 송, 베드로(1997년 11월 17일)."IBM의 P2SC를 대체하는 파워3"마이크로프로세서 보고서.
- 국제 비즈니스 머신 주식회사 (1998년 10월 5일)새로운 IBM POWER3 칩.보도 자료.
