Iddq testing

Iddq testing

Iddq 시험은 CMOS 집적회로에서 제조결함의 유무를 시험하는 방법이다.대기 전류 상태에서 공급 전류(Idd)를 측정하는 데 의존한다(회로가 전환되지 않고 입력이 정적 값으로 유지되는 경우).주에서 소비되는 전류는 일반적으로 Idd(Quiscent)에 대한 Iddq라고 불리며, 따라서 명칭을 사용한다.

Iddq 시험은 올바르게 작동하는 대기 전류 CMOS 디지털 회로에서 소량의 누출을 제외하고 전원 공급기와 접지 사이에 정전기 경로가 없다는 원칙을 사용한다.일반적인 반도체 제조 결함이 많으면 쉽게 감지할 수 있는 규모 주문에 의해 전류가 증가하게 된다.이는 한 번의 측정으로 칩에서 가능한 많은 결함을 확인할 수 있는 장점이 있다.또 다른 장점은 기존의 고착 고장 시험 벡터에 의해 발견되지 않는 고장을 잡을 수 있다는 것이다.

Iddq 시험은 단순히 공급 전류를 측정하는 것보다 다소 복잡하다.예를 들어, 라인이 Vdd에 단락된 경우, 신호를 구동하는 게이트가 신호를 '1'로 설정하려고 해도 추가 전류를 끌어들이지 않는다.그러나 신호를 0으로 설정하려고 하는 다른 입력은 대기 전류에서 큰 증가를 보여 불량 부품을 신호한다.일반적인 Iddq 시험은 20개 정도의 입력을 사용할 수 있다.Iddq 시험 입력은 관리 가능성만 요구하며 관측성은 요구하지 않는다는 점에 유의한다.관측가능성은 공유 전원공급장치 연결을 통해서이기 때문이다.

장단점

Iddq 테스트에는 다음과 같은 많은 장점이 있다.

  • 신체적 결함을 확인할 수 있는 간단하고 직접적인 검사다.
  • 면적과 설계 시간은 매우 낮다.
  • 시험생성이 빠르다.
  • 벡터 세트가 작기 때문에 시험 적용 시간이 빠르다.
  • 다른 시험, 특히 고정 논리 시험에서는 하지 않는 결함을 포착한다.

단점:Iddq 테스트는 스캔 체인 테스트에 비해 시간이 많이 걸리고, 따라서 대량 생산 시 디지털 핀을 읽는 것보다 훨씬 많은 시간이 걸리는 전류 측정에 의해 달성되므로 비용이 더 많이 든다.

Iddq 테스트의 미래

장치 형상이 축소될수록, 즉 트랜지스터와 게이트가 작아져 더 크고 복잡한 프로세서와 SoC(무어의 법칙 참조)가 발생하게 되며, 누출 전류는 훨씬 더 높고 예측가능성이 떨어진다.이로 인해 자연적으로 높은 누설부위의 결함으로 낮은 누설부위를 구별하기 어렵다.또한 회로 크기가 증가한다는 것은 단일 고장이 낮은 백분율 효과를 가지므로 테스트에서 감지하기가 더 어렵다는 것을 의미한다.하지만 Iddq는 디자이너들이 그것을 계속 작동시키기 위한 조치를 취할 정도로 매우 유용하다.도움이 되는 한 가지 특별한 기법은 전력 게이트인데, 이 기법은 낮은 누설 스위치를 사용하여 각 블록에 대한 전체 전원 공급을 끌 수 있다.이를 통해 각 블록을 개별적으로 또는 조합하여 테스트할 수 있어 전체 칩 테스트에 비해 테스트가 훨씬 용이하다.

참조

Straka, B.; Manhaeve, Hans; Vanneuville, J.; Svajda, M. (1998). "A fully digital controlled off-chip IDDQ measurement unit.". Proceedings -Design, Automation and Test in Europe, DATE. Design, Automation and Test in Europe. pp. 495–500.

Sabade, Sagar; Walker, D.M.H. (June 2004). "IDDX -based test methods: A survey". ACM Transactions on Design Automation of Electronic Systems. 9 (2): 159–198. doi:10.1145/989995.989997. S2CID 6401125. Retrieved 11 November 2018.

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