미디어에 의존하지 않는 인터페이스

Media-independent interface

Sun Ultra 1 Creator 워크스테이션의 MII 커넥터

Media Independent Interface(MII; 미디어 독립 인터페이스)는 Fast Ethernet(즉, 100 Mbit/s) Media Access Control(MAC; 미디어 액세스컨트롤) 블록을 PHY 칩에 접속하기 위한 표준 인터페이스로 정의되어 있었습니다.MII는 IEEE 802.3u에 의해 표준화되어 있으며 다양한 유형의 PHY를 MAC에 연결합니다.미디어에 의존하지 않는다는 것은 MAC 하드웨어를 재설계하거나 교체하지 않고 다른 미디어(트위스트 페어, 광섬유 등)에 접속하기 위한 다양한 유형의 PHY 디바이스를 사용할 수 있다는 것을 의미합니다.따라서 네트워크 신호 전송 미디어에 관계없이 임의의 MAC를 임의의 PHY와 함께 사용할 수 있습니다.

MII는 플러그형 커넥터를 사용하여 MAC를 외부 PHY에 연결하거나 동일한 PCB 상의 PHY 칩에 직접 연결할 수 있습니다.PC에서는 CNR 커넥터 타입 B가 MII 신호를 전송합니다.

인터페이스의 네트워크 데이터는 IEEE 이더넷 표준을 사용하여 프레임화 됩니다.따라서 프리암블, 시작 프레임 딜리미터, 이더넷헤더, 프로토콜 고유의 데이터 및 CRC(Cyclic Redundancy Check)로 구성됩니다.원래 MII는 각 방향으로 4비트 니블을 사용하여 네트워크 데이터를 전송합니다(4개의 송신 데이터 비트, 4개의 수신 데이터 비트).데이터는 25MHz로 클럭하여 100Mbit/s의 throughput을 달성합니다.원래의 MII 설계는 신호 감소와 속도 향상을 지원하도록 확장되었습니다.현재 변형은 다음과 같습니다.

Management Data Input/Output(MDIO; 관리 데이터 입력/출력) 시리얼버스는 MAC와 PHY 간의 관리 정보 전송에 사용되는 MII의 서브셋입니다.전원을 켤 때 자동 네고시에이션을 사용하여 PHY는 MDIO 인터페이스를 통해 설정을 변경하지 않는 한 일반적으로 연결된 모든 것에 적응합니다.

표준 MII

표준 MII에는 다음과 같은 [2]: Section 22.2.4 "Management functions" 작은 레지스터 세트가 있습니다.

  • 기본 모드 설정(#0)
  • 상태 단어(#1)
  • PHY 식별자 (#2, #3)
  • 오토네고시에이션애드버타이즈먼트(#4)
  • 자동 네고시에이션 링크 파트너 기본 페이지 기능(#5)
  • 오토네고시에이션 확장 (#6)
  • 자동 네고시에이션 다음 페이지 전송(#7)
  • 오토네고시에이션 링크 파트너 다음 페이지 수신(#8)
  • 마스터-슬레이브 제어 레지스터(#9)
  • 마스터-슬레이브 상태 레지스터(#10)
  • PSE 컨트롤 레지스터(#11)
  • PSE 상태 레지스터(#12)
  • MMD 액세스 제어 레지스터(#13)
  • MMD 액세스 주소 데이터 레지스터(#14)

레지스터 #15는 예약되어 있습니다.레지스터 #16 ~ #31은 벤더 고유의 것입니다.레지스터는 장치를 구성하고 현재 작동 [further explanation needed]모드를 쿼리하는 데 사용됩니다.

MII Status Word는 이더넷 NIC가 네트워크에 연결되어 있는지 여부를 검출하기 위해 사용할 수 있기 때문에 가장 유용한 데이터입니다.여기에는 다음 정보가 [2]: Section 22.2.4.2.2 "100BASE-X full duplex ability" 포함된 비트필드가 포함됩니다.

비트값 의미.
0x8000 100BASE-T4 지원
0x6000 100BASE-TX 전이중/반이중 지원
0x1800 10BASE-T 전이중/반이중 지원
0x0600 100BASE-T2 전이중/반이중 지원
0x0100 확장 상태(기가비트이더넷) 레지스터가 존재합니다.
0x0080 단방향 조작 가능
0x0040 관리 프레임 프리암블 억제가 허용됨
0x0020 자동 네고시에이션 완료
0x0010 리모트 장애
0x0008 자동 네고시에이션 가능
0x0004 링크 확립
0x0002 재버 검출
0x0001 확장 MII 레지스터가 있습니다.

송신기 신호

신호명 묘사 방향
TX_CLK 송신 클럭 PHY에서 MAC으로
TXD0 전송 데이터 비트 0(먼저 전송) MAC에서 PHY로
TXD1 송신 데이터 비트 1 MAC에서 PHY로
TXD2 송신 데이터 비트 2 MAC에서 PHY로
TXD3 송신 데이터 비트 3 MAC에서 PHY로
TX_EN 송신 유효화 MAC에서 PHY로
TX_ER 송신 에러(옵션) MAC에서 PHY로

송신 클럭은 링크 속도(100 Mbit/s의 경우 25 MHz, 10 Mbit/s의 경우 2.5 MHz)에 따라 PHY에 의해 생성되는 프리런 클럭입니다.나머지 송신 신호는 TX_CLK의 상승 에지에서 MAC에 의해 동기적으로 구동됩니다.이 배치에 의해 MAC는 링크 속도를 의식하지 않고 동작할 수 있습니다.송신 활성화 신호는 프레임 전송 중에는 하이로 유지되며 송신기가 아이돌 상태일 때는 로우로 유지됩니다.

프레임 전송 중 하나 이상의 클럭 기간에 송신 에러가 발생하고, PHY가 프레임을 유효하게 수신할 수 없는 가시적인 방법으로 의도적으로 파손하도록 요구할 수 있습니다.이것은, 송신 개시 후에 문제가 검출되었을 때에, 프레임을 중단하기 위해서 사용할 수 있습니다.이 기능을 사용하지 않을 경우 MAC는 신호를 생략할 수 있습니다.이 경우 신호는 PHY에 대해 로우로 묶어야 합니다.

최근에는 프레임 송신 외부의 송신 에러를 올리는 것으로, 송신 데이터 라인이 특수한 목적의 시그널링에 사용되고 있는 것을 나타냅니다.구체적으로는 데이터 값 0b0001(TX_EN low 및 TX_ER high로 연속 유지)을 사용하여 EEE 대응 PHY에 저전력 모드로 들어가도록 요구합니다.

수신기 신호

신호명 묘사 방향
RX_CLK 수신 클럭 PHY에서 MAC으로
RXD0 수신 데이터 비트 0(먼저 수신) PHY에서 MAC으로
RXD1 수신 데이터 비트 1 PHY에서 MAC으로
RXD2 수신 데이터 비트 2 PHY에서 MAC으로
RXD3 수신 데이터 비트 3 PHY에서 MAC으로
RX_DV 수신 데이터 유효 PHY에서 MAC으로
RX_ER 수신 오류 PHY에서 MAC으로
CRS 캐리어 센스 PHY에서 MAC으로
콜 충돌 검출 PHY에서 MAC으로

RX_ER 가 옵션이 아니고, 수신 신호를 유효한 데이터로 디코딩 할 수 없는 것을 나타내기 위해서 사용되는 것을 제외하고, 최초의 7 개의 수신 신호는 송신기 신호와 완전하게 유사합니다.수신 클럭은 프레임 수신 중에 착신 신호로부터 회복됩니다.클럭을 회복할 수 없는 경우(즉, 미디어가 무음인 경우), PHY는 대체품으로 프리런 클럭을 제시해야 합니다.

수신 데이터 유효 신호(RX_DV)는, 프레임이 개시되었을 때에 곧바로 하이가 되는 것은 아닙니다만, 「프레임 딜리미터의 개시」바이트가 수신 데이터에 포함되어 있는 것을 보증하기 위해서, 제때에 하이가 되어 있을 필요가 있습니다.일부 프리암블 니블이 손실될 수 있습니다.

송신과 마찬가지로, RX_ER 를 프레임 외부에 올리는 것은, 특수한 시그널링에 사용됩니다.수신에는 링크 파트너가 EEE 저전력 모드임을 나타내는0b0001과 거짓 캐리어 표시인0b1110의 2개의 데이터 값이 정의됩니다.

CRS 및 COL 신호는 수신 클럭과 비동기이며, 의미가 있는 것은 반이중 모드뿐입니다.캐리어 센스는, 송신, 수신, 또는 그 외의 방법으로 미디어가 사용되고 있는 것을 검출했을 때에 높아집니다.충돌이 검출되면 충돌이 지속되는 동안 COL도 하이 상태가 됩니다.

또한 MAC는 COL 신호를 약하게 풀업하여 COL high와 CRS low(PHY는 결코 생성되지 않음)의 조합을 PHY 부재/절단 표시로 사용할 수 있습니다.

관리 신호

주요 기사: 관리 데이터 입출력
신호명 묘사 방향
MDIO 관리 데이터 쌍방향
MDC 관리 데이터 클럭 MAC에서 PHY로

MDC 및 MDIO는 I²C와 유사한 동기 시리얼 데이터 인터페이스를 구성합니다.I²C와 마찬가지로 인터페이스는 멀티드롭버스이기 때문에 MDC와 MDIO를 여러 PHY 간에 공유할 수 있습니다.

제한 사항

인터페이스에는 18개의 신호가 필요합니다.이 중 여러 PHY 간에 공유할 수 있는 것은 2개(MDIO 및 MDC)뿐입니다.이는 특히 멀티포트 디바이스의 경우 문제가 됩니다.예를 들어 MII를 사용하는8 포트 스위치에는 8 × 16 +2 = 130 신호가 필요합니다.

미디어에 의존하지 않는 인터페이스 감소

「RMII」는 여기서 리다이렉트 됩니다.RM2와 혼동하지 말 것.

Reduced Media Independent Interface(RMI; 미디어 독립 인터페이스)는 PHY를 MAC에 접속하기 위해 필요한 신호의 수를 줄이기 위해 개발된 표준입니다.핀 수를 줄임으로써 특히 내장 MAC, FPGA, 멀티포트 스위치 또는 리피터, PC 메인보드 칩셋을 갖춘 마이크로 컨트롤러의 경우 네트워크 하드웨어의 비용과 복잡성을 줄일 수 있습니다.이를 위해 MII 기준과 비교하여 4가지가 변경되었습니다.이러한 변화는 RMII가 MII에 비해 약 절반의 신호를 사용한다는 것을 의미합니다.

  • 2개의 클럭 TXCLK와 RXCLK는 1개의 클럭으로 대체됩니다.이 클럭은 출력이 아닌 PHY에 대한 입력입니다.이것에 의해 스위치등의 멀티포트 디바이스내의 모든 PHY간에 클럭 신호를 공유할 수 있습니다.
  • 클럭 주파수는 25MHz에서 50MHz로 2배 증가하며 데이터 경로는 4비트에서2비트로 좁혀집니다.
  • RXDV 및 CRS 신호는 하나의 신호로 다중화됩니다.
  • COL 신호가 삭제됩니다.
Reduced Media Independent Interface(RMI; 미디어 독립 인터페이스) 신호
신호명 묘사 방향
참조_CLK 연속 50MHz 기준 클럭 레퍼런스 클럭은 외부 클럭소스로부터의 입력 또는 MAC에서 PHY로 구동하거나 PHY에서 MAC으로 구동할 수 있습니다.
TXD0 전송 데이터 비트 0(먼저 전송) MAC에서 PHY로
TXD1 송신 데이터 비트 1 MAC에서 PHY로
TX_EN 하이일 경우 TXD0 및 TXD1의 클럭데이터를 송신기에 송신합니다. MAC에서 PHY로
RXD0 수신 데이터 비트 0(먼저 수신) PHY에서 MAC으로
RXD1 수신 데이터 비트 1 PHY에서 MAC으로
CRS_DV Carrier Sense(CRS; 캐리어 감지)와 RX_Data Valid(RX_DV; RX_DV)가 대체 클럭 사이클로 다중화됩니다.10 Mbit/s 모드에서는 10 클럭 사이클마다 교대로 동작합니다. PHY에서 MAC으로
RX_ER 수신 에러(스위치에서는 옵션) PHY에서 MAC으로
MDIO 관리 데이터 쌍방향
MDC 관리 데이터 클럭 MAC에서 PHY로

MDC와 MDIO는 여러 PHY 간에 공유할 수 있습니다.

수신기 신호는 송신기 신호와 마찬가지로 REF_CLK를 참조합니다.

이 인터페이스에는 9개의 신호가 필요한데 MII는 18개입니다.이들 9개 중 멀티포트 디바이스에서는 MDIO, MDC 및 REF_CLK를 공유하여 포트당6 핀 또는 7 핀을 남길 수 있습니다.

RMII에는 50MHz 클럭이 필요합니다.이 경우 MII는 25MHz 클럭을 필요로 하며 데이터는 MII의 경우 한 번에2비트, SNI의 경우 한 번에1비트를 클럭아웃합니다(10Mbit/s만).데이터는 상승 에지에서만 샘플링됩니다(즉, 이중 펌핑되지 않음).

REF_CLK는 100 Mbit/s 모드와 10 Mbit/s 모드 모두에서 50 MHz로 작동합니다.송신측(PHY 또는 MAC)은 모든 신호를 10 Mbit/s 모드에서 10 클럭사이클 동안 유효하게 유지해야 합니다.수신기(PHY 또는 MAC)는 10 Mbit/s 모드에서 10 사이클마다 입력 신호를 샘플링합니다.

제한 사항

인터페이스가 전이중 모드인지 반이중 모드인지를 정의하는 신호는 없지만 MAC와 PHY가 모두 일치해야 합니다.대신 시리얼 MDIO/MDC 인터페이스를 통해 통신해야 합니다.또, 인터페이스가 10 Mbit/s 모드인지 100 Mbit/s 모드인지를 정의하는 신호도 없기 때문에, 이것도 MDIO/MDC 인터페이스를 사용해 처리할 필요가 있습니다.RMII 컨소시엄 사양 버전 1.2에서는 MDIO/MDC 인터페이스가 IEEE 802.3u의 MII용으로 지정된 인터페이스와 동일하다고 기술되어 있습니다.IEEE 802.3의 현재 리비전에서는 링크의 속도와 듀플렉스 모드를 네고시에이트 및 설정하기 위한 표준 MDIO/MDC 메커니즘이 규정되어 있습니다만, 오래된 버전의 표준에서는 오래된 PHY 디바이스가 설계되어 있기 때문에 독자적인 방법으로 속도와 듀플렉스를 설정할 수 있습니다.

일부 MAC(멀티포트 스위치 등)에서 연결되지 않은 RX_ER 신호의 부족은 일부 PHY에서 데이터 교환을 통해 처리되며 CRC가 비활성화됩니다.누락된 COL 신호는 반이중 모드의 CRS_DV 회선으로부터의 디코딩된 CRS 신호와 TX_EN의 AND 결합에서 파생됩니다.즉, CRS 정의가 약간 변경되었음을 의미합니다.MII에서는 Rx 프레임과 Tx 프레임 모두에 대해 CRS가 아사트됩니다.RMII에서는 Rx 프레임에만 적용됩니다.그 결과, RMII에서는 2개의 에러 상태에서는 캐리어 없음 및 손실 캐리어를 검출할 수 없습니다.또, 10BASE2 나 10BASE5 등의 공유 미디어를 서포트하기 어렵거나, 서포트할 수 없습니다.

RMII 규격에서는 TX_EN을 대체 클럭사이클로만 샘플링하도록 규정되어 있지 않기 때문에 CRS_DV와 대칭이 아니며 2개의 RMII PHY 디바이스를 백 투 백으로 연결하여 리피터를 형성할 수 없습니다.다만, 디코딩된 RX_DV를 RMII [3]보조 신호로서 제공하는 National DP83848에서는 가능합니다.

신호 수준

TTL 로직레벨은 5V 또는 3.3V 로직에 사용됩니다.입력 상한 임계값은 2.0V, 하한 임계값은 0.8V입니다.사양에는 입력이 5V 허용되어야 한다고 명시되어 있지만, RMII 인터페이스를 사용하는 일부 일반적인 칩은 5V 허용이 아닙니다.최신 디바이스에서는 2.5V 및 1.8V 로직을 지원할 수 있습니다.

RMII 신호는 전송선이 아닌 일괄 신호로 취급됩니다.단, 관련된 MII 표준의 IEEE 버전에서는 68Ω의 트레이스 [4]임피던스가 지정되어 있습니다.National은 [citation needed]반사를 줄이기 위해 MII 모드 또는 RMII 모드 중 하나에 대해 33Ω 직렬 종단 저항을 사용하여 50Ω 트레이스를 실행할 것을 권장합니다.National은 또한 [4]: 5 왜곡을 최소화하기 위해 트레이스를 0.15m 이하로 유지하고 0.05m 이내로 일치시킬 것을 제안한다.

기가비트 미디어에 의존하지 않는 인터페이스

Gigabit Media Independent Interface(GMII; 기가비트미디어 독립 인터페이스)는 Media Access Control(MAC; 미디어 액세스컨트롤) 디바이스와 Physical Layer(PHY; 물리층) 사이의 인터페이스입니다.인터페이스는 최대 1000Mbit/s의 속도로 동작하며 125MHz로 클럭된 데이터 인터페이스를 사용하여 구현되며 MII 사양과 하위 호환되며 10Mbit/s 또는 100Mbit/s의 폴백 속도로 동작할 수 있습니다.

GMII 인터페이스는 처음에 IEEE 802.3z-1998에서 조항 35로 1000BASE-X용으로 정의되었으며 이후 [2]: Clause 35 IEEE 802.3-2000에 통합되었습니다.

송신기 신호

신호명 묘사
GTXCLK 기가비트 TX 신호용 클럭 신호(125MHz)
TXCLK 10/100 Mbit/s 신호의 클럭 신호
TXD[7..0] 송신할 데이터
TXEN 송신기 활성화
TXER 송신기 오류(필요한 경우 패킷을 의도적으로 파손하기 위해 사용)

송신 클럭은 2개 있습니다.사용되는 클럭은 PHY가 기가비트 또는 10/100 Mbit/s 속도로 동작하는지에 따라 달라집니다.기가비트 동작의 경우 GTXCLK가 PHY에 공급되고 TXD, TXEN, TXER 신호가 이에 동기화됩니다.10 Mbit/s 또는 100 Mbit/s 동작의 경우 TXCLK는 PHY에 의해 공급되며 이러한 신호의 동기화에 사용됩니다.이것은 100Mbit/s의 경우 25MHz, 10Mbit/s의 경우 2.5MHz로 동작합니다.이와는 대조적으로 수신기는 착신 데이터로부터 회복된 단일 클럭 신호를 사용한다.

수신기 신호

신호명 묘사
RXCLK 수신 클럭 신호(착신 수신 데이터에서 검색됨)
RXD[7..0] 입고자료
RXDV 수신된 데이터가 유효함을 나타냅니다.
RXER 수신된 데이터에 오류가 있음을 나타냅니다.
콜 충돌 검출(반이중 접속만)
CS 캐리어 센스(반이중 접속만)

관리 신호

신호명 묘사
MDC 관리 인터페이스 클럭
MDIO 관리 인터페이스 I/O 양방향 핀

관리 인터페이스는 PHY 동작을 제어합니다.레지스터 #15가 확장 상태 [2]: Section 22.2.4 "Management functions" 레지스터라는 점을 제외하고 MII와 동일한 레지스터 세트가 있습니다.

기가비트 미디어에 의존하지 않는 인터페이스 감소

지원되는 이더넷 속도
[Mbit/s] [MHz] 비트/클럭 사이클
10 2.5 4
100 25 4
1000 125 8

Reduced Gigabit Media Independent Interface(RGMII; 기가비트미디어 독립 인터페이스)에서는 GMII 인터페이스에서 사용되는 데이터 핀의 수가 절반입니다.이러한 감소는 데이터 회선의 절반 이상을 2배의 속도로 시간 다중 신호를 실행하고 불필요한 캐리어 감지 및 충돌 지시 신호를 제거함으로써 달성됩니다.따라서 RGMII는 GMII의 24핀과 달리 12핀으로만 구성됩니다.

데이터는 1000 Mbit/s의 상승 및 하강 에지에서, 10/100 Mbit/[5]s의 상승 에지에서만 클럭됩니다.RX_CTL 신호는 상승 에지에서 RXDV(유효 데이터)를 전송하고 하강 에지에서 RXDV xor RXER를 전송합니다.마찬가지로 TX_CTL 신호도 상승 에지에서 TXEN을 전송하고 하강 에지에서 (TXEN xor TXER)를 전송합니다.이는 1000Mbit/s와 10/100Mbit/[6]s 모두에 해당합니다.

송신 클럭 신호는 항상 TXC 회선상의 MAC에 의해 제공됩니다.수신 클럭 신호는 항상 RXC [citation needed]회선상의 PHY에 의해 제공됩니다.소스 동기 클로킹이 사용됩니다.PHY 또는 MAC에 의해 출력되는 클럭 신호는 데이터 신호와 동기화됩니다.이를 위해서는 싱크에서의 셋업과 홀드 타임을 충족하기 위해 클럭 신호에 1.5~2ns의 지연을 추가하도록 PCB를 설계해야 합니다.RGMII v2.0은 옵션의 내부 지연을 지정하기 때문에 PCB 설계자가 지연을 추가할 필요가 없습니다.이것은 RGMII-ID라고 불립니다.

RGMII 신호
신호명 묘사 방향
TXC 클럭 신호 MAC에서 PHY로
TXD[3..0] 송신할 데이터 MAC에서 PHY로
TX_CTL 송신기 활성화 및 송신기 오류 다중화 MAC에서 PHY로
RXC 수신 클럭 신호(착신 수신 데이터에서 검색됨) PHY에서 MAC으로
RXD[3..0] 입고자료 PHY에서 MAC으로
RX_CTL 수신된 데이터의 다중화가 유효하고 수신기 오류입니다. PHY에서 MAC으로
MDC 관리 인터페이스 클럭 MAC에서 PHY로
MDIO 관리 인터페이스 I/O 쌍방향

RGMII 버전 1.3은[7] 2.5V CMOS를 [8]사용하는 반면 RGMII 버전2는 1.5V [9]HSTL을 사용합니다.

시리얼 기가비트 미디어에 의존하지 않는 인터페이스

Serial Gigabit Media Independent Interface(SGMII; 시리얼 기가비트미디어 독립 인터페이스)는 기가비트이더넷에 사용되는 MII의 일종이지만 10/100 Mbit/s 이더넷을 전송할 수도 있습니다.

TX 및 RX 데이터와 TX 및 RX 클럭에는 625MHz 클럭 주파수 DDR의 차동 쌍을 사용합니다.GMII와 다른 점은 저전력 및 핀 수가 8b/10b로 코딩된 SerDes입니다.송수신 패스는, 각각 데이터용으로 1개의 차분 페어와 클럭용으로 1개의 차분 페어를 사용합니다.TX/RX 클럭은 디바이스 출력에서 생성해야 하지만 디바이스 입력에서는 옵션입니다(클럭 복구는 다른 방법으로 사용할 수 있습니다.10/100 Mbit/s 이더넷은 데이터 워드를 각각 100/10회 복제하여 전송되므로 클럭은 항상 625MHz입니다.

고시리얼 기가비트 미디어 독립 인터페이스

High Serial Gigabit Media-Independent Interface(HSGMII)는 기능적으로는 SGMII와 유사하지만 최대 2.5Gbit/s의 링크 속도를 지원합니다.

쿼드 시리얼 기가비트 미디어 비의존 인터페이스

쿼드 시리얼 기가비트미디어 독립 인터페이스(QSGMII)는 4개의 SGMII 회선을 5기가비트/초 인터페이스로 조합하는 방법입니다.QSGMII는 SGMII와 마찬가지로 TX 및 RX 데이터에는 Low-Voltage Differential Signaling(LVDS; 저전압차동신호) 및 단일 LVDS 클럭신호를 사용합니다.QSGMII는 4개의 개별 SGMII 연결보다 훨씬 적은 신호선을 사용합니다.

10 기가비트 미디어 비의존 인터페이스

10 기가비트 미디어 독립 인터페이스(XGMII)는, IEEE 802.3 로 정의되고 있는 표준 규격으로, 전이중 10 기가비트 이더넷(10 GbE) 포토를 서로 접속하거나 프린트 기판(PCB)상의 다른 전자 디바이스에 접속하기 위해서 설계되어 있습니다.현재는 일반적으로 온칩 접속에 사용됩니다.현재 PCB 접속은 대부분 XAUI를 사용하여 이루어집니다.XGMII는 2개의 32비트 데이터 패스(Rx & Tx)와 2개의 4비트 제어 플로우(Rxc 및 Txc)를 갖추고 있으며 156.25MHz DDR(312.5MT/s)로 동작합니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ "KSZ8001L/S 1.8V, 3.3V 10/100BASE-T/TX/FX Physical Layer Transceiver" (PDF).
  2. ^ a b c d IEEE Standard for Ethernet. IEEE 802.3. 31 August 2018. doi:10.1109/IEEESTD.2018.8457469. ISBN 978-1-5044-5090-4.
  3. ^ AN-1405 개략도
  4. ^ a b AN-1469 데이터 시트
  5. ^ "Reduced Gigabit Media Independent Interface (RGMII) Version 2.0" (PDF). 2002-04-01. Archived from the original on 2016-03-03.{{cite web}}: CS1 maint: bot: 원래 URL 상태를 알 수 없습니다(링크).
  6. ^ "XWAY PHY11G" (PDF). Archived from the original (PDF) on 2014-04-13. Retrieved 2014-04-11.
  7. ^ "Reduced Gigabit Media Independent Interface (RGMII) Version 1.3" (PDF). 2000-12-10. Archived from the original (PDF) on 2016-03-03.
  8. ^ "2.5 V ± 0.2 V (Normal Range) and 1.8 V – 2.7 V (Wide Range) Power Supply Voltage and Interface Standard for Nonterminated Digital Integrated Circuits, JESD8-5A.01" (PDF). 2006-06-01.
  9. ^ "High Speed Transceiver Logic (HSTL). A 1.5V Output Buffer Supply Voltage Based Interface Standard for Digital Integrated Circuits, JESD8-6" (PDF). 1995-08-01.

외부 링크