ARM Cortex-A72

ARM Cortex-A72는 ARM Holdings의 Austin 디자인 센터에 의해 설계된 ARMv8-A 64비트 명령 세트를 구현하는 중앙 처리 장치입니다.Cortex-A72는 순서가 잘못된 3방향 디코딩 슈퍼스케어 ^[1]파이프라인입니다.라이센스 계약자는 SIP 코어로 사용할 수 있으며, 설계상 다른 SIP 코어(GPU, 디스플레이 컨트롤러, DSP, 이미지 프로세서 등)와 시스템 온 칩(SoC)을 구성하는 하나의 다이로 통합하기에 적합합니다.Cortex-A72는 2015년에 Cortex-A57의 후속 기종으로 발표되었으며, 전력 소비량이 20% 감소하거나 ^[2]^[3]성능이 90% 향상되도록 설계되었습니다.

개요

순서가 완전히 뒤바뀌고 투기적인 문제 3방향 슈퍼스케일러 실행 파이프라인이 있는 파이프라인 프로세서
DSP 및 NEON SIMD 확장은 코어별로 필수입니다.
VFPv4 부동소수점 유닛 온보드(코어당)
하드웨어 가상화 지원
썸-2 명령 세트 인코딩은 성능에 거의 영향을 주지 않고 32비트 프로그램의 크기를 줄입니다.
Trust Zone 보안 확장
프로그램 트레이스 매크로셀 및 CoreSight 설계 키트(명령 실행의 눈에 띄지 않는 트레이스)
코어당 32KiB 데이터(2방향 세트 어소시에이션) + 48KiB 명령(3방향 세트 어소시에이션) L1 캐시
내장 저지연 레벨 2(16웨이 세트 어소시에이션) 캐시 컨트롤러, 클러스터당 512KB~4MB의 설정 가능 크기
48 엔트리 완전 관련 L1 명령어 Lookaside Buffer(TLB) (4KiB, 64KiB 및 1MB 페이지 크기 네이티브 지원)
32 엔트리 완전 관련 L1 데이터 TLB(4KiB, 64KiB, 1MB 페이지 크기 지원)
- 코어당 1024엔트리 Unified L2 TLB의 4웨이 세트 어소시에이션, 히트 언더 미스 지원
성능을 대폭 향상시키고 잘못된 예측과 추측으로 인한 에너지를 절감하는 정교한 분기 예측 알고리즘
초기 IC 태그– 직접 매핑된 전원으로 3방향 L1 캐시*
지역별 TLB 및 μBTB 태그 부착
스몰오프셋 브런치
불필요한 분기 예측기 액세스 억제

^ ^a ^b "Cortex-A72 Processor". ARM Holdings. Retrieved 2014-02-02.
^ Frumusanu, Andrei (3 February 2015). "ARM Announces Cortex-A72, CCI-500, and Mali-T880". Anandtech. Retrieved 29 March 2017.
^ Frumusanu, Andrei (23 April 2015). "ARM Reveals Cortex-A72 Architecture Details". Anandtech. Retrieved 29 March 2017.
^ "Raspberry Pi 4 on sale now from $35". Raspberry Pi. 2019-06-24. Retrieved 2019-06-24.