변형 실리콘

Strained silicon
변형 실리콘

변형된 실리콘은 실리콘 원자들이 그들의 정상적인 원자간 거리를 초과하여 늘어난 실리콘 층입니다.[1]이것은 실리콘-게르마늄 기판 위에 실리콘 층을 놓음으로써 이루어질 수 있습니다.SiGe). 실리콘 층의 원자들이 기저의 실리콘 게르마늄 층의 원자들과 정렬됨에 따라 (규소 덩어리 결정의 원자들에 대해 조금 더 멀리 배열됨), 실리콘 원자들 사이의 연결들이 늘어나서 변형된 실리콘으로 이어집니다.이러한 실리콘 원자를 멀리 이동시키면 트랜지스터를 통해 전자의 이동을 방해하는 원자력이 감소하여 이동성이 향상되어 칩 성능이 향상되고 에너지 소비가 줄어듭니다.이 전자들은 70% 더 빠르게 움직일 수 있어 변형된 실리콘 트랜지스터가 35% 더 빠르게 스위칭할 수 있습니다.

보다 최근의 발전은 금속 유기를 출발 소스로서 사용하는 금속 유기 기상 에피택시(MOVPE)를 사용한 스트레인드 실리콘의 증착을 포함하며, 예를 들어, 실리콘 소스(실란 및 디클로로실란) 및 게르마늄 소스(게르마인, 사염화 게르마늄 및 이소부틸게르마인).

변형을 유도하는 더 최근의 방법은 게르마늄과 탄소와 같은 격자 불일치 원자로 소스와 드레인을 도핑하는 것을 포함합니다.[2]P-채널 MOSFET 소스 및 드레인에서 게르마늄 도핑이 최대 20%까지 발생하여 채널 내에서 일축 압축 변형률을 발생시켜 홀 이동도를 증가시킵니다.N-채널 MOSFET 소스와 드레인에서 0.25% 정도로 낮은 탄소 도핑은 채널에 일축 인장 변형을 유발하여 전자 이동도를 증가시킵니다.또한, NMOS 트랜지스터를 고응력 질화 실리콘층으로 덮는 것이 일축 인장 변형률을 생성하는 방법입니다.MOSFET 제조 전에 채널 층에 스트레인을 유도하는 웨이퍼 레벨 방법들과 달리, 상기 방법들은 트랜지스터 채널 내의 캐리어 이동도를 변화시키기 위해 MOSFET 제조 자체 동안 유도된 스트레인을 사용합니다.

역사

전계 효과 트랜지스터를 개선하기 위해 게르마늄을 사용하여 실리콘을 변형시키는 아이디어는 적어도 1991년까지 거슬러 올라가는 것으로 보입니다.[3]

2000년 MIT 보고서는 SiGe 이종구조 기반 PMOS 장치에서 이론적 및 실험적 홀 이동성을 조사했습니다.[4]

2003년에 IBM은 이 기술의 주요 지지자 중 한 명으로 보고되었습니다.[5]

2002년 인텔은 2000년 초 90nm X86 펜티엄 마이크로프로세서 시리즈에 긴장된 실리콘 기술을 적용했습니다.[5]2005년 인텔은 엠버웨이브 회사로부터 긴장된 실리콘 기술과 관련된 특허 침해 혐의로 고소를 당했습니다.[citation needed]

참고 항목

참고문헌

  1. ^ Sun, Y.; Thompson, S. E.; Nishida, T. (2007). "Physics of strain effects in semiconductors and metal–oxide–semiconductor field-effect transistors". Journal of Applied Physics. 101 (10): 104503–104503–22. Bibcode:2007JAP...101j4503S. doi:10.1063/1.2730561. ISSN 0021-8979.
  2. ^ Bedell, S.W.; Khakifirooz, A.; Sadana, D.K. (2014). "Strain scaling for CMOS". MRS Bulletin. 39 (2): 131–137. doi:10.1557/mrs.2014.5. ISSN 0883-7694.
  3. ^ Vogelsang, T.; Hofmann, K.R. (November 1992). "Electron mobilities and high-field drift velocities in strained silicon on silicon-germanium substrates". IEEE Transactions on Electron Devices. 39 (11): 2641–2642. doi:10.1109/16.163490.
  4. ^ E. Tanasa, Corina (September 2002). Hole Mobility and Effective Mass in SiGe Heterostructure-Based PMOS Devices (Report). Massachusetts Institute of Technology.
  5. ^ a b Lammers, David (2002-08-13). "Intel adopts strained silicon for 90-nanometer process". EDN. Retrieved 2022-07-09.

외부 링크