스마트스피스

SmartSpice

스마트스파이스는 실바코가 개발한 SPICE(Simulation Program with Integrated Circuit Integrated Circuit)의 상용 버전이다.스마트스파이스는 복잡한 아날로그 회로 설계, 중요망 분석, 셀 라이브러리 특성화, 아날로그 혼합 신호 설계 검증 등에 사용된다.SmartSpice는 인기 있는 아날로그 설계 흐름 및 주조 공장에서 공급된 장치 모델과 호환된다.축소된 설계 공간 시뮬레이션 환경을 지원한다.[1]전자업계에서 가장 주목받는 분야로는 동적 타이밍 분석(Dynamic Timing Analysis이다.[2]

주요 기능

  • HSPIE 호환 넷리스트, 모델, 분석 기능 및 결과
  • 32비트에서는 최대 40만 개의 활성 장치를, 64비트 버전에서는 800만 개의 활성 장치를 처리할 수 있음
  • 병렬 작동을 위한 여러 스레드 지원
  • 다중 해결기 및 스테핑 알고리즘
  • 기존 기술(양극, CMOS) 및 신흥 기술(예: TFT, SOI,[3] HBT, FRAM)을 위해 보정된 SPICE 모델 모음
  • Verilog-A 옵션을 통해 개방형 모델 개발 환경 및 아날로그 행동 능력 제공
  • OASIS를 통과하는 Cadence 아날로그 흐름 지원
  • 비선형 동적 회로의 과도 노이즈를 시뮬레이션하기 위한 과도 비 Monte Carlo 방법

지원되는 트랜지스터 모델

  • BJT/HBT: 거멜-푼, 준RC, VBIC, MEXTRAM, MODELA, HiCum
  • MOSFET: 레벨 1, 레벨 2, 레벨 3, BSIM1, BSIM3, BSIM4, BSIM5, MOS 11, PSP, MOS 20, EKV, 하이심, HVMOS
  • TFT: 무정형 및 폴리실리콘 TFT 모델: 버클리, 레루, RPI
  • SOI: 버클리 BSIM3SOI PD/DD/FD, UFS, 레티소이
  • MESFET: Statz, Curtice I & II, TriQuint
  • JFET: 레벨 1, 레벨 2
  • 다이오드: 버클리, 파울러-노르드하임, 필립스 JUNCAP/레벨 500
  • 프램: 람트론 FCAP

지원되는 입력 형식

Berkeley SPICE netlist, HSPIE netlist, W-element RLGC 매트릭스 파일, S-parameter 모델 파일, Verilog-A 및 AMS, C/C+++

지원되는 출력 형식

원시 파일, 출력 목록, 분석 결과, 측정 데이터, 파형(유닉스/윈도우 플랫폼에서 이동 가능)

참조

  1. ^ Chatterjee, Pallab. "Rounding Up Design Corners". Chip Design Mag. Retrieved 2010-04-14.
  2. ^ Thimmannagari, Chandra (2005). CPU Design: Answers to Frequently Asked Questions. Springer. pp. 201. ISBN 038723800X.
  3. ^ Marshall, Andrew; Natarajan, Sreedhar (2002). SOI Design. Springer. p. 71.

외부 링크