피연산자 격리
Operand isolation전자 저전력 디지털 동기 회로 설계에서 피연산자 격리는 회로를 통한 스위칭 활동의 전파를 선택적으로 차단하여 중복 운용과 관련된 에너지 오버헤드를 최소화하는 기법이다.[1] 이 기법은 회로의 섹션(작동)이 입력(작동)에 반응할 것으로 예상되지 않는 한 "보기"를 차단한다. 이 작업은 대개 회로 입력부의 래치를 사용하여 수행한다. 작업 결과를 사용해야 래치가 투명해진다. 래치 대신 멀티플렉서나 간단한 AND 게이트도 이용할 수 있다.
오버헤드
회로 설계자는 입력에 추가 회로(즉, 래치)를 추가해야 하기 때문에 이 기법과 관련된 영역 오버헤드가 있다. 또한, 래치가 파이프라인 단계에서 추가되는 경우, 임계 경로를 변경하여 주기 시간을 증가시킬 수 있다. 오버헤드를 수용할 수 없는 경우에는 저전력 설계의 대안적 방법으로 클럭 게이트를 생각할 수 있다.
