VHDL 시뮬레이션에서 신호에 대한 모든 할당은 지연이 지정되지 않는 한 델타 지연이라고 알려진 약간의 극소 지연과 함께 발생한다.[1]기술적으로 델타 지연은 측정할 수 있는 단위가 아니지만 디지털 전자 하드웨어 설계 관점에서 델타 지연은 펨토초(fs)와 같이 측정할 수 있는 최소 시간 단위라고 생각해야 한다.
참조
- ^ Bhasker, Jayaram (1999). A Vhdl Primer. Prentice Hall PTR, 1999. pp. 31, 46. ISBN 9780130965752.
