WDC 65C51
WDC 65C51
CMOS W65C51 Asynchronous Communications Interface Adapter(ACIA; 비동기 통신 인터페이스 어댑터)는 마이크로프로세서 기반 시스템과 시리얼 통신 데이터 세트 및 모뎀 간에 쉽게 구현되는 프로그램 제어 인터페이스를 제공합니다.Western Design Center(WDC)에서 생산되며 MOS Technology 6551을 대체하기 위한 것입니다.
ACIA에는 내부 보레이트 제너레이터가 있어 여러 구성 요소 지원 회로가 필요하지 않습니다.송신 레이트는 50 ~19,200 비트/초의 15가지 레이트 중 하나 또는 외부 클럭환율의 1/16 배에서 선택할 수 있습니다.수신 속도는 프로그램 제어 하에서 송신기 속도 또는 외부 클럭 속도의 1/16배 중 하나로 선택할 수 있습니다.ACIA에는 5, 6, 7, 또는8비트(짝수, 홀수 또는 패리티 없음 1, 1' 또는 2 스톱 비트)의 프로그래밍 가능한 워드 길이가 있습니다.
ACIA는 마이크로프로세서(MPU)에서 최대한 프로그래밍된 제어를 통해 하드웨어 구현을 단순화할 수 있도록 설계되었습니다.MPU는 3개의 레지스터를 사용하여 W65C51 동작모드, 데이터 체크 파라미터 및 동작상태를 쉽게 선택할 수 있습니다.
명령 레지스터는 패리티, 수신기 에코 모드, 송신기 인터럽트 제어, RTS 회선 상태, 수신기 인터럽트 제어 및 DTR 회선 상태를 제어합니다.
제어 레지스터는 스톱 비트 수, 워드 길이, 수신기 클럭 소스 및 송신/수신 속도를 제어합니다.
상태 레지스터는 IRQ, DSR 및 DCD 회선, 송신기 및 수신기 데이터 레지스터, 오버런, 프레이밍 및 패리티 오류 조건의 상태를 나타냅니다.
송신기 및 수신기 데이터 레지스터는 각각 1바이트를 유지할 수 있는 송신 및 수신기 회로에서 임시 데이터 저장에 사용됩니다.
기존의 버그
N 버전의 데이터 시트에는 송신기 데이터 레지스터의 빈 플래그에 관한 주의사항이 있습니다.
W65C51N은 송신기 데이터 레지스터(TDR)와 송신기 시프트 레지스터(TSR)를 동시에 로드합니다.TDR/TSR이 새로고침되기 전에 시프트 레지스터가 비어 있는지 확인하려면 지연을 사용해야 합니다.W65C51N의 이 기능은 이전의 6551 설계와는 다릅니다.
즉, TDRE 플래그는 흐름 제어에 의존할 수 없습니다.
S 버전 데이터 시트에서는 이 노트가 삭제되었습니다.
일부 W65C51 칩에 TDRE 플래그가 하이 상태로[1] 고착되어 있는 것으로 보고되었습니다.
레퍼런스
- ^ "W65c816sxb-hacker". GitHub. 16 December 2020.
