애더-하위 추출기

Adder–subtractor
다음에 대한 시리즈 일부
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참고 항목

디지털 회로에서 Adder-subtractor는 숫자(특히 이진수)를 추가하거나 뺄 수 있는 회로다. 아래는 제어신호에 따라 가감하는 회로다. 덧셈과 뺄셈을 동시에 수행하는 회로를 구성하는 것도 가능하다.

건설

D = 1에서 S = B - A를 산출할 때 A에 대해 두 개의 보어를 수행하는 4비트 애더에 기초한 4비트 리플 캐리 애더-추출기.

A와 B에 대한 n비트 애더기를 가진 다음, S = A + B. 그 다음, 그 숫자가 두 개의 보어라고 가정해 보자. 그런 다음 B - A를 수행하기 위해 두 개의 보완 이론은 A의 각 비트를 NOT 게이트로 반전시킨 다음 하나를 추가하라는 것이다. 이렇게 하면 S = B + A + 1이 나오므로 약간 변형된 덧셈으로 하기 쉽다.

2대 1 멀티플렉서로 더더에 있는 각 A 입력 비트를 앞지름으로써, 다음과 같은 경우:

  • 입력 0(I0)은 A임
  • 입력 1(I1)은 A임

제어 입력 D가 있는 제어 입력 D를 초기 캐리어와 연결한 다음 수정된 애더가 수행한다.

  • D = 0일 때 추가 또는
  • D = 1.일 때 빼기

이것은 D = 1일 때 부속물에 대한 A 입력이 실제로 A이고 운반선이 1이기 때문에 작동한다. A에 B를 더하고 1을 더하면 B - A의 원하는 뺄셈이 나온다.

각 비트에 멀티플렉서를 사용하지 않고 숫자 A를 양수 또는 음수로 표시할 수 있는 방법은 XOR 게이트를 사용하여 대신 각 비트에 선행하는 것이다.

  • XOR 게이트에 대한 첫 번째 입력은 실제 입력 비트 입니다.
  • 각 XOR 게이트에 대한 두 번째 입력은 제어 입력 D이다.

XOR 게이트 출력은 D = 0일 때 입력 비트와 같으며 D = 1일 때 반전 입력 비트가 되기 때문에 멀티플렉서 솔루션과 동일한 비트에 대한 진실 표가 생성된다.

산술 논리 단위에서의 역할

주요 기사: 산술 논리 단위

애더서는 산술 논리 단위(ALU)의 핵심 부분이다. 제어 장치는 ALU가 수행할 작업을 결정하고(실행 중인 작업 코드를 기반으로) ALU 작동을 설정한다. 위의 Adder-subtractor에 대한 D 입력은 제어장치에서 그러한 제어선 중 하나일 것이다.

위의 추가-추상기는 더 많은 기능을 포함하도록 쉽게 확장될 수 있다. 예를 들어, 0과 B로 전환되는i 각 B에i 2대 1 멀티플렉서가 도입될 수 있다. 이 멀티플렉서는 (D = 1) -A = A + 1 이후 두 개의 A를 보완하는 데 사용될 수 있다.

또 다른 단계는 A의 2대 1 멀티플렉스를 3번째 입력이 0인 4대 1로 변경하고 B에i 이를 복제하여 다음과 같은 출력 기능을 제공하는 것이다.

  • 0(Ai 및 Bi 입력이 모두 0으로 설정되고 D = 0으로 설정된 경우)
  • 1 (Ai 및 Bi 입력이 모두 0으로 설정되고 D = 1)
  • A(Bi 입력이 0으로 설정된 경우)
  • B (Ai 입력이 0으로 설정된 경우)
  • A + 1 (Bi 입력을 0으로 설정하고 D = 1)
  • B + 1 (Ai 입력을 0으로 설정하고 D = 1)
  • A + B
  • A − B
  • B − A
  • A(A가i 반전되도록 설정되고, B가i 0으로 설정되며, D = 0)
  • -A(A를i 반전, B를i 0으로, 그리고 D = 1)
  • B(B를i 반전, A를i 0으로, D = 0으로 설정)
  • -B (B가i 반전, A가i 0으로 설정, D = 1)

애더 앞에 논리를 더하면, 하나의 애드더는 단순한 애드더, 즉 ALU 이상의 것으로 변환될 수 있다.

참고 항목